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您所建造的每塊印刷電路板都有許多問題，其中一些最麻煩的問題是看不見的。其中最重要的就是電容。印刷電路板的跡線、焊盤和平面的功能可能類似於微小的電容。您不希望在設計中包含這種意外的電容。電路板的運作是它存在的原因。這種效應稱為寄生電容，對工程師來說很難處理。在設計 PCB 時，必須知道如何將寄生電容減到最小。
這些額外的電容會造成很大的問題。它會減慢信號通過跡線的速度。它會改變訊號的形狀，造成傳送資料的問題。此外，它還會使一條跡線中的信號洩漏到附近的跡線中，從而產生雜訊和干擾。這種洩漏稱為串音。這些問題使得電容的管理變得非常困難。 高速 PCB 設計.訊號速度越快，這些微小的電容效應就越重要。
降低 PCB 跡線電容的實用手冊
什麼是 PCB 跡線電容？
在降低電容之前，我們必須對電容有基本的瞭解。電容器基本上只是兩個電導體之間有絕緣物質隔開。電介質是絕緣物質的術語。
這種確切的配置在 PCB 上隨處可見。一個導體是銅線。另一個導體是附近的接地層。兩者之間的絕緣體是玻璃纖維板。因此，銅線和接地層形成了一個微小的電容。同樣地，兩個導體是相鄰的兩條銅線。它們之間的絕緣體是電路板材料和空氣。因此，這兩條跡線也會形成一個電容。
這就是寄生電容 (PCB).因為它以您的設計為食，沒有提供您任何有價值的東西，所以它是寄生蟲。無論您是否願意，它永遠存在。它無法被完全根除。但是，您可以做一些事情來大幅減少它。
我們可以研究 PCB 跡線電容的基本公式，學習如何降低它。公式如下C = (ε × A) / d。讓我們將其剖析為與 PCB 相關的最基本元件。
C = (ε × A) / d
"C "代表電容。我們希望降低此值。
絕緣材料的介電常數是 'ε' (ε)。每種材料都有一個獨特的值。某些材料的介電常數較低，是較好的絕緣體。較低的電容與較低的介電常數有關。
兩條導線重疊的區域以 "A" 表示。如果兩條又長又寬的導線非常接近，它們的重疊面積就會很大。電容會隨著面積增加。
兩個導體之間的距離以 'd' 表示。這表示兩者之間絕緣體的厚度。電容會隨著距離的增加而減少。
整個電容降低策略就是由這個簡單的公式提供的。我們有三種方法可以降低 'C'。可以使用'ε'較低的材料。我們可以減少重疊區域 'A' 的大小。或者，我們可以增加距離 'd'。這三個目標中的其中一個，是每一個降低跡線電容的可行方法的目標。這個公式的更複雜版本是由 PCB 佈線電容計算器 可在許多 PCB 設計工具中找到，用於估計佈局中的電容。
調節電容的關鍵設計決策
對寄生電容最大的影響來自於您在 PCB 佈局階段所做的決定。電路板的幾何形狀和材料都在您的直接控制之下。要實現更好的設計，第一步就是要理解這些決策對電容的影響。
您的 PCB 的介電材料是首要考慮因素。 FR-4 是 PCB 使用最廣泛的材料。大多數產品使用它，因為它經濟實惠且可靠。然而，FR-4 的介電常數相對較高。電容會直接受到 PCB 介電常數的顯著影響。如果您的設計對電容高度敏感，改變電路板材料是最佳選擇之一。高性能材料（如 Teflon 或 Rogers）的介電常數顯著較低。
不需要對佈局進行任何其他變更，您就可以從 FR-4 轉換到這些材料之一，從而大幅降低寄生電容。由於成本較高，此選項通常只用於成本比效能較不重要的高頻應用。
介電材料的厚度是次要因素。
第二個考慮因素是介質材料的厚度。這與我們公式中代表距離的 "d" 有關。當討論跡線的電容時，我們經常提到它對其下方的參考平面 (例如地平面) 的電容。
您的預浸料或夾芯材料的厚度 PCB 堆疊 是該接地層與訊號線之間的距離。當使用較厚的材料時，距離 'd' 會增加。電容越小，'d'就越大。這些絕緣層的厚度可在設計電路板的層疊時選擇。降低高速訊號電容的直接方法是在訊號層與其參考平面之間選擇較厚的絕緣層。
第三個要素是銅軌的幾何形狀。
設計的第三個也是最常調整的方面是銅線的幾何形狀。厚度、寬度和間距都會影響效能。許多設計師誤解了電容與 PCB 佈線寬度的關係。更寬的跡線會增加表面面積，從而增加等式中的面積 "A"，並提高接地層的電容。如果您想降低跡線與接地層之間的電容，請使用較窄的跡線。但較窄的跡線會增加電阻，並限制功率傳輸。在設計過程中，您必須仔細權衡這些利弊。
為了盡量減少串音，PCB 設計師只需增加跡線之間的距離。根據「3W 規則」，兩條跡線之間的距離至少應為一條跡線寬度的三倍。設計師可以控制的最關鍵幾何元素就是間距。它顯示了分隔同一層上兩個鄰近導體的 "d"。兩條跡線之間的電容會隨著它們的接近程度而增加。
對於極度敏感或快速的訊號，您可能需要更大的空間。降低跡線間電容的最簡單、最有效方法通常是增加跡線間的距離。
設計低電容的有用佈局方法
理論知識是有用的，但您也需要有用的佈局軟體技術。這些佈局技術是降低非預期電容的最佳方法。
第一個策略是儘量縮短跡線的長度。由於較短的跡線覆蓋較少的接地，鄰近結構的電容會減少，公式中的 "A "區域也會降低。如果元件的位置正確，就能保證跡線較短。將類似的零件放在彼此旁邊。將 微處理器 舉例來說，如果要將記憶體和驅動程式緊鄰在一起，就必須儘量縮短連接跡線。長而纏繞的跡線會增加寄生電容的可能性，並危害訊號完整性。
第二個策略是減少您的跡線彼此平行的時間。長電容的效果是由兩條電路線長距離並行所產生的。它們在一起運行的時間越長，它們之間的電容就越大。這是造成串音的主要原因之一。處理這個問題的最佳方法是盡可能保持平行運行。資料匯流排和位址匯流排是訊號的兩個範例，在佈線時應避免長距離並行。如果您必須將它們路由在同一層上，請在設計允許的範圍內盡量使用它們之間的空間。
設計人員可透過在不同層上佈線鄰近訊號來有效控制電容。他們經常使用正交路由來建構高速電路。此方法第一層的每條線路都是水平走線，而後續訊號層的每條線路都是垂直走線。只有在直角處，不同層上的線路才會交叉。這種配置降低了 PCB 線路電容和層與層之間的重疊面積。此外，它還能讓設計人員更可靠地控制繁忙資料匯流排上的訊號。
第三種方法是使用防護追蹤 PCB 佈局.這是保護高速時鐘信號或敏感類比信號安全的強大方法。保護軌跡是放在敏感信號軌跡旁邊的銅軌跡。但是這個保護軌跡通常會沿著它的長度用幾個通孔連接到地。它的作用類似屏蔽。它的作用是捕捉來自訊號軌跡的電場線。
當電場線從訊號軌跡發出時，保護軌跡會將訊號線拉起，並安全地將訊號線導向地面。這可阻止串音傳到鄰近的訊號。此技術可提供強大的干擾保護，同時將重要訊號與環境隔離。當放置在快速數位訊號旁邊時，它能特別有效地防止雜訊進入敏感的低階類比訊號。
最終檢查和受控阻抗
在非常高速的設計中，目標從降低電容轉為控制電容。在這個階段，控制阻抗和電容之間的爭論變得非常重要。設計人員為 USB、乙太網路或 DDR 記憶體等訊號將跡線設定為特定阻抗值，例如 50 或 90 歐姆。阻抗結合了電阻、電容和電感，每個因素都需要小心管理。
要達到正確的阻抗，您必須精確地調整介電層厚度、介電常數和跡線寬度。單單降低電容值是沒有用的。相反，您需要設計特定的電容值，再加上其他變數，才能產生所需的阻抗。
在這些設計中，電容不只是一種寄生效應。它對於電路的運作是不可或缺的。您可以使用場解算器工具或電路設計工具來確定符合阻抗目標所需的精確幾何形狀。 PCB 佈線電容計算器.目標從最小化電容轉變為精確控制電容。
控制 PCB 寄生電容是現代電子設計中最重要的一環。您不能在專案結束時才考慮到這一點。您必須從一開始就將其納入計劃中，從元件放置和層疊設計開始。遵循這些原則，您就能創造出性能可靠、效率高的設計。
總結
降低 PCB 跡線電容不需要魔法。它需要牢固掌握基本概念。最簡單的方法往往是最成功的。將線跡間距拉大。避免冗長的平行運行，保持跡線簡短。在接地層與訊號層之間，使用較厚的電介質。
此外，使用接地保護線來保護極度敏感的訊號。選擇介電常數較低的優質 PCB 材料是最嚴苛應用的有力選擇。只要專注於這些基本概念，您就能創造出可靠、高效能的電子裝置，並成功擺脫寄生電容的隱憂。
